单周期浮点硬件乘法器，赞美互联网，赞美导师，前世这东西，他是在VHDL上面实现过的，对于其结构，清楚得很。
VHDL，硬件描述语言，在CPLD/FPGA上的IC设计语言之一，能够直接设计IC硬件结构。
虽然VHDL的最终结果是基于逻辑单元的，和用晶体管或者逻辑门直接搭的连接有区别，可是其依据的算法，高振东却是门儿清，还是能换得过来的。
之所以这个乘法器的电路板这么大个，这就是原因，要只是一个加法器实现的硬件乘法器，那就在DJS-60D里面增加就好了，成本面积增加都不多，但是相应的，性能增加也就不多，这个事情要做，但是对于高振东的需求来说，还不够！
而高振东搞这个，算是一个16位浮点数的单周期硬件乘法器，绝对绝对的遥遥领先。
高振东兴高采烈的把第二个程序的乘数，换成了两个16位浮点数，再次启动了计算。
这一次，他没有去折磨DJS-59了，这种计算，实在是太折磨DJS-59这个老家伙了，虽然它依然比人算得快得多。
很快，计算结果和耗时都跳了出来。
高振东对了对自己准备好的计算结果，完全一致，至于时间，和算8位整数乘法是一样的。
这就是单周期硬件乘法器的魅力，只要不超出它的设计规格，参与计算的数在其设计范围内，那不管算什么，它都是一样的速度——单指令周期。
高振东哈哈大笑起来，这虽然只是个中间成果，仅仅是一块原理电路板而已，但是对于相当一部分同志来说，其实改改是已经能用了，毕竟相当多的雷达，对于体积的要求是不高的。
而且相比以前的后端信号处理电路，这块50*50cm的板子，绝对算得上是小巧玲珑！
高振东乐呵呵的跑到机要室，要了一个防工委领导的电话。
在电话里，他只向防工委领导说了一句话：“领导，麻烦召集级别够的搞雷达的同志，我有好东西！”
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